当前位置： 文档下载 > 所有分类 > 工程科技 > 电力/水利 > vhdl课程项目与仿真结果一、设计要求为：
(1)存储控制器能够根据微处理器的读写信号(read_write)输出相应的读使能信号(oe)和写使能信号(we)。
(2)存储控制器设计三个输入信号：微处理器准备就绪信号(ready)、微处理器读写信号(read_write) 、时钟信号(clk)。
图1 存储控制器原理图
二、存储控制器的VHDL实现 library ieee;
use ieee.std_logic_1164.all; entity store_controller is
port(ready:in std_logic; clk :in std_logic; read_write:in std_logic;
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